verilog基本格式

module ex(x1,x2,x3,f,led);    //宣告模組module，模組名稱ex，ex內的變數順序不拘
    input x1,x2,x3;    //輸入端宣告input
    output f,led;    //輸出端宣告output
    wire g,k,h;    //內部接線宣告wire
    and a1(g,x1,x2);    //and邏輯閘格式：and邏輯閘名稱(輸出端, 輸入端 ,輸入端);
    not n1(k,x2);    //not邏輯閘格式：not邏輯閘名稱(輸出端, 輸入端);
    and a2(h,k,x3);
    or o1(f,g,h);    //or邏輯閘格式：or邏輯閘名稱(輸出端, 輸入端 ,輸入端);
    assign led=1’b1;    //資料處理方式敘述
endmodule    //結束宣告模組endmodule

邏輯閘的名稱是可以省略不打的，然而，有打出來比較不會因為電路複雜時，搞不清楚自己在寫什麼。